[연구심화실습] Altera Cyclone II를 이용한 연습 프로젝트

1. 프로젝트

Altera Cyclone II를 이용한 연습 프로젝트

 

2. 프로젝트 개요

1. 사용 보드 : Altera Cyclone II

2. 사용 툴 : Quartus II

3. 사용 언어 : Verilog HDL

 

3. 칩 스펙

1. 보드의 버튼을 누르면 7-Seg의 숫자가 올라간다.

 

4. 프로젝트 결과

1) Verilog HDL 코드

module Pushing(btn, reset, seg_out, digit_out);

   input btn;
   input reset;
   
   output [7:0] seg_out;
   output digit_out;
   
   reg [3:0] cnt;
   reg [8:0] seg_temp;
   
   initial
   begin
      seg_temp = 0; 
      cnt = 0; 
   end
   
   assign digit_out = seg_temp[8];
   assign seg_out = ~seg_temp[7:0];
   
   always@(posedge btn)
   begin
      if(reset == 0)
         cnt <= 0;
         
      cnt <= (cnt + 1);
      
      if(cnt == 10)
         cnt <= 0;
   end
   
   always@(cnt)
   begin
      case(cnt)
         0 : begin
               seg_temp <= 9'b111111100;
             end
         1 : begin
               seg_temp <= 9'b101100000;
             end
         2 : begin
               seg_temp <= 9'b111011010;
             end
         3 : begin
               seg_temp <= 9'b111011010;
             end
         4 : begin
               seg_temp <= 9'b111110010;
             end
         5 : begin
               seg_temp <= 9'b101100110;
             end
         6 : begin
               seg_temp <= 9'b110110110;
             end
         7 : begin
               seg_temp <= 9'b110111110;
             end
         8 : begin
               seg_temp <= 9'b111100100;
             end
         9 : begin
               seg_temp <= 9'b111111110;
             end
         default :
             begin
               seg_temp <= 9'b111110110;
             end
      endcase
   end
endmodule

 

2) Netlist Viewer