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호경

[개인스터디] CLA와 16-bit GCLA

※시작에 앞서, 해당 내용은 서적 "VHDL과 반도체 회로설계"의 내용을 토대로 작성됐다. ※나는 Verilog HDL 코드로 작성해서 스터디를 진행했다. 1. 4-Bit CLA A. CLA 이전 포스팅에서는 Parallel Adder 즉, RCA ripple carry adder에 대해서 공부했었다. Ripple carry adder는 아래 bit부터 하나씩 carry를 통해 마지막 carry out을 구할 때까지의 계산 과정을 기다려야한다. 반대로 CLA 회로 같은 경우는 이 계산 과정의 delay를 줄여주기 위해 만든 알고리즘으로 과거부터 현재까지 매우 많이 사용되고 있다. 예를 들면 n-bit RCA와 n-bit CLA의 계산 시간을 구해보면 n-bit RCA > n-bit CLA * 2, 즉 2..
디지털회로설계/SoC,ASIC 설계 2023. 1. 5. 00:36
[개인스터디] 4-bit parallel Adder

※시작에 앞서, 해당 내용은 서적 "VHDL과 반도체 회로설계"의 내용을 토대로 작성됐다. ※나는 Verilog HDL 코드로 작성해서 스터디를 진행했다. 1. 4-bit parallel Adder A. Full Adder Adder는 대부분 디지털회로에서 산술연산기로 사용이 되고 있다. Parallel Adder는 효율적인 덧셈기 중 하나에 해당한다. 우선 Full Adder의 논리회로는 다음과 같다. 내용은 쉬우므로, 조금 색다른 내용(책에서 나온)을 다뤄 보고자 한다. [Gate 개수 세기] XOR : 3 Gates AND, OR : 2 Gates 따라서 한 개의 Full adder에 들어가는 게이트는 12 Gates가 된다. [Delay] 1개의 FA 당 두 개의 논리 회로를 지나가서 총 두번의 ..
디지털회로설계/SoC,ASIC 설계 2023. 1. 2. 17:25
[개인스터디] Mux using NAND

※시작에 앞서, 해당 내용은 서적 "VHDL과 반도체 회로설계"의 내용을 토대로 작성됐다. ※나는 Verilog HDL 코드로 작성해서 스터디를 진행했다. 1. Mux, multiplexer 회로 자체를 여러 개의 회로로 나누고 계층 구조화해서 보기 편하고 쉽게 만들게 하는 계층 구조 표현을 한다고 하는데, 이 때 기능 별로 회로를 나누고, 한 번에 묶어줌으로써 보다 수월하게 회로 설계를 할 수 있다고 한다. 이 때 MUX 계층 구조를 사용한다. 2. Mux with NAND 1번의 회로를 NAND로 바꿔주는 이유는 CMOS 공정의 최소 단위가 NOR 혹은 NAND이기 때문이다. NAND로 나타낸 회로는 다음과 같다. 3. Verilog HDL //MUX module Mux_NAND(A, B, Sel, ..
디지털회로설계/SoC,ASIC 설계 2023. 1. 2. 15:45
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