호경

※시작에 앞서, 해당 내용은 서적 "VHDL과 반도체 회로설계"의 내용을 토대로 작성됐다. ※나는 Verilog HDL 코드로 작성해서 스터디를 진행했다. 1. DPRAM 개념 DPAM에 대해 알기 위해서는 우선 SRAM에 대해서 알아야 된다. 우리가 메모리에 대해 배울 때 SRAM와 DRAM에 대해서 배우게 되는데, DPRAM의 개념은 SRAM 개념에서 나오게 됐다. SRAM과 DRAM의 차이는 인터넷에 검색해도 많이 나오니 생략하도록 하겠다. 우리가 SRAM을 생각하면 입/출력 단이 "한개인" SRAM을 많이 떠오른다. 즉 이러한 SRAM들은 Single Port SRAM이라고 하며 간단한 Block Diagram으로 나타내면 다음과 같다. 회로 내에는 무수히 많은 Clock Signal이 존재하며,..

※ 본 포스팅은 IDEC 교육을 듣고 스터디와 기록 목적을 위해 남긴 글입니다. ※ 강의 내용과 개인 스터디를 통해 적은 글이오니 틀린 내용이 존재할 수 있습니다! [SoC 설계를 위한 AMBA On-Chip Interconnect : AXI protocol] 1. AXI Protocol Bus Specification으로 하는 것이 아니라, Manager와 Subordinate 별로 각자의 interface를 만들어서 point to point interface를 구성하는 통신 규약을 말한다. AHB Bus에 비해서는 굉장히 복잡하지만 그만큼 기능들과 속도면에서 훨씬 장점들을 볼 수 있는 규약이다. 다음 모식도를 통해 간단하게 어떻게 AXI protocol을 이루는지 확인해보자. 그림과 같이 Manag..

※ 본 포스팅은 IDEC 교육을 듣고 스터디와 기록 목적을 위해 남긴 글입니다. ※ 강의 내용과 개인 스터디를 통해 적은 글이오니 틀린 내용이 존재할 수 있습니다! [SoC 설계를 위한 AMBA On-Chip Interconnect] 1. What is SoC? 하나의 Chip안에 각종 IP(intellectual property : 지적 재산권), AP(Application Proccesor) 기타 User Interface들을 모두 넣은 것을 말한다. 2. Bus Interface 하나의 칩 내에서는 각 IP, AP, User interface들이 서로 상호 작용을 하며 동작을 해야된다. 각자가 모두 작동방식이 다르기 때문에 이를 총괄적으로 통신시켜줄 수 있는 것이 필요한데, 이 때 Bus를 사용한다..

※시작에 앞서, 해당 내용은 서적 "VHDL과 반도체 회로설계"의 내용을 토대로 작성됐다. ※나는 Verilog HDL 코드로 작성해서 스터디를 진행했다. 1. Binary to BCD Code Converter A. Why? 일반 프로그램 언어에서는 함수 선언을 통해 BCD 변환을 쉽게 할 수 있지만 Verilog HDL에서는 표현하기가 매우 어렵다. 해당 책이 출판될 시기에는 Logic Syntehsis에 BCD Binary의 변환 하는 함수 또는 회로 기능들이 없었기 때문에 Binary to BCD Code Converter 회로가 필요했었다고 한다. B. 변환 방식 Binary Input을 1bit 씩 Left shift를 할 때, 1 Digit(4bit를 한 묶음으로 하는) 값이 0101, 즉,..

※시작에 앞서, 해당 내용은 서적 "VHDL과 반도체 회로설계"의 내용을 토대로 작성됐다. ※나는 Verilog HDL 코드로 작성해서 스터디를 진행했다. 1. ALU A. ALU란? ALU는 Arithmetic Logic Unit의 약자이고, CPU에서 가장 중요한 산술 연산 회로이다. 대개 ALU는 다음과 같은 산술 회로로 이루어져 있다. a. Adder b. Substracter c. Multiplier d. Shift Register 이번 포스팅에서는 책에서 심화문제로 제시한 8-bit 복합 ALU 설계를 목표로 한다. 2. ALU 설계 과정 * 책에서 요구한 8-bit ALU의 스펙 RST CLK CMD D0 0 X X Initialize 1 / 0 A + B 1 / 1 A - B 1 / 2 A..

※시작에 앞서, 해당 내용은 서적 "VHDL과 반도체 회로설계"의 내용을 토대로 작성됐다. ※나는 Verilog HDL 코드로 작성해서 스터디를 진행했다. 1. Loadable Counter A. Loadable Counter 가장 먼저 하나의 반도체 내부의 회로 구조에 대해서 살펴보면 다음과 같이 1) Controller : CPU, GPU 등 2) Interface : 외부 IO 혹은 외부 통신 제품과의 연결 파트 3) Memory Controller : 내부와 외부의 메모리를 컨트롤 해주는 파트 특히 Memory Controller와 Interface Part에는 Counter 회로가 필수적으로 속한다. Clock이라는 입력이 들어가면서 Time 별로 데이터의 입출력을 담당해야 되기 때문이다. 교본..

※시작에 앞서, 해당 내용은 서적 "VHDL과 반도체 회로설계"의 내용을 토대로 작성됐다. ※나는 Verilog HDL 코드로 작성해서 스터디를 진행했다. 1. 4-Bit CLA A. CLA 이전 포스팅에서는 Parallel Adder 즉, RCA ripple carry adder에 대해서 공부했었다. Ripple carry adder는 아래 bit부터 하나씩 carry를 통해 마지막 carry out을 구할 때까지의 계산 과정을 기다려야한다. 반대로 CLA 회로 같은 경우는 이 계산 과정의 delay를 줄여주기 위해 만든 알고리즘으로 과거부터 현재까지 매우 많이 사용되고 있다. 예를 들면 n-bit RCA와 n-bit CLA의 계산 시간을 구해보면 n-bit RCA > n-bit CLA * 2, 즉 2..

※시작에 앞서, 해당 내용은 서적 "VHDL과 반도체 회로설계"의 내용을 토대로 작성됐다. ※나는 Verilog HDL 코드로 작성해서 스터디를 진행했다. 1. 4-bit parallel Adder A. Full Adder Adder는 대부분 디지털회로에서 산술연산기로 사용이 되고 있다. Parallel Adder는 효율적인 덧셈기 중 하나에 해당한다. 우선 Full Adder의 논리회로는 다음과 같다. 내용은 쉬우므로, 조금 색다른 내용(책에서 나온)을 다뤄 보고자 한다. [Gate 개수 세기] XOR : 3 Gates AND, OR : 2 Gates 따라서 한 개의 Full adder에 들어가는 게이트는 12 Gates가 된다. [Delay] 1개의 FA 당 두 개의 논리 회로를 지나가서 총 두번의 ..

※시작에 앞서, 해당 내용은 서적 "VHDL과 반도체 회로설계"의 내용을 토대로 작성됐다. ※나는 Verilog HDL 코드로 작성해서 스터디를 진행했다. 1. Mux, multiplexer 회로 자체를 여러 개의 회로로 나누고 계층 구조화해서 보기 편하고 쉽게 만들게 하는 계층 구조 표현을 한다고 하는데, 이 때 기능 별로 회로를 나누고, 한 번에 묶어줌으로써 보다 수월하게 회로 설계를 할 수 있다고 한다. 이 때 MUX 계층 구조를 사용한다. 2. Mux with NAND 1번의 회로를 NAND로 바꿔주는 이유는 CMOS 공정의 최소 단위가 NOR 혹은 NAND이기 때문이다. NAND로 나타낸 회로는 다음과 같다. 3. Verilog HDL //MUX module Mux_NAND(A, B, Sel, ..

1. 프로젝트 Altera Cyclone II를 이용한 연습 프로젝트 2. 프로젝트 개요 1. 사용 보드 : Altera Cyclone II 2. 사용 툴 : Quartus II 3. 사용 언어 : Verilog HDL 3. 칩 스펙 1. 보드의 버튼을 누르면 7-Seg의 숫자가 올라간다. 4. 프로젝트 결과 1) Verilog HDL 코드 module Pushing(btn, reset, seg_out, digit_out); input btn; input reset; output [7:0] seg_out; output digit_out; reg [3:0] cnt; reg [8:0] seg_temp; initial begin seg_temp = 0; cnt = 0; end assign digit_out =..