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호경

[개인스터디/개인프로젝트] 8-bit 복합 ALU 설계하기

※시작에 앞서, 해당 내용은 서적 "VHDL과 반도체 회로설계"의 내용을 토대로 작성됐다. ※나는 Verilog HDL 코드로 작성해서 스터디를 진행했다. 1. ALU A. ALU란? ALU는 Arithmetic Logic Unit의 약자이고, CPU에서 가장 중요한 산술 연산 회로이다. 대개 ALU는 다음과 같은 산술 회로로 이루어져 있다. a. Adder b. Substracter c. Multiplier d. Shift Register 이번 포스팅에서는 책에서 심화문제로 제시한 8-bit 복합 ALU 설계를 목표로 한다. 2. ALU 설계 과정 * 책에서 요구한 8-bit ALU의 스펙 RST CLK CMD D0 0 X X Initialize 1 / 0 A + B 1 / 1 A - B 1 / 2 A..
디지털회로설계/SoC,ASIC 설계 2023. 1. 11. 02:58
[개인스터디] Loadable Counter and Test Bench

※시작에 앞서, 해당 내용은 서적 "VHDL과 반도체 회로설계"의 내용을 토대로 작성됐다. ※나는 Verilog HDL 코드로 작성해서 스터디를 진행했다. 1. Loadable Counter A. Loadable Counter 가장 먼저 하나의 반도체 내부의 회로 구조에 대해서 살펴보면 다음과 같이 1) Controller : CPU, GPU 등 2) Interface : 외부 IO 혹은 외부 통신 제품과의 연결 파트 3) Memory Controller : 내부와 외부의 메모리를 컨트롤 해주는 파트 특히 Memory Controller와 Interface Part에는 Counter 회로가 필수적으로 속한다. Clock이라는 입력이 들어가면서 Time 별로 데이터의 입출력을 담당해야 되기 때문이다. 교본..
디지털회로설계/SoC,ASIC 설계 2023. 1. 8. 02:56
[연구심화실습] Altera Cyclone II를 이용한 연습 프로젝트

1. 프로젝트 Altera Cyclone II를 이용한 연습 프로젝트 2. 프로젝트 개요 1. 사용 보드 : Altera Cyclone II 2. 사용 툴 : Quartus II 3. 사용 언어 : Verilog HDL 3. 칩 스펙 1. 보드의 버튼을 누르면 7-Seg의 숫자가 올라간다. 4. 프로젝트 결과 1) Verilog HDL 코드 module Pushing(btn, reset, seg_out, digit_out); input btn; input reset; output [7:0] seg_out; output digit_out; reg [3:0] cnt; reg [8:0] seg_temp; initial begin seg_temp = 0; cnt = 0; end assign digit_out =..
디지털회로설계/SoC,ASIC 설계 2023. 1. 1. 12:41
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