5 - 1. 순차 논리 회로 소자 - S.R Latch

※시작에 앞서, 학업을 위해 정리해 놓은 내용들이므로 틀린 부분이 있을 수 있습니다.

※더 나은 이해를 위해 차근차근 정리해 놓아 보았습니다.

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오늘은 제가 공부를 하면서 조금 어려워 했던 부분인 순차 회로 (Sequential Circuit) 중의 하나인 S.R 래치에 대하여 정리해보고자 합니다.

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글의 순서는 아래와 같습니다.

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1. 순차 논리 회로에 대하여

2. S-R 래치

2-1. logic circuit, symbol

2-2. 순서를 통해 timing도와 진리표 채우기

2-3. Orcad를 통해 구현하기

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1. 순차 논리 회로 (Sequential Circuit)

 

① 정의

메모리가 존재하여, 이전의 출력값을 저장할 수 있는 회로

즉, 이전의 값과 현재 입력된 값이 다음 나올 값에 영향을 끼치는 회로

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② 종류 : 래치(Latches) & 플립 플롭(Flip Flop)

② - 1) 래치(Latches)

ⓐ) 정의 : Clock(일정 주파수를 지니면서 입력 되는 입력 신호)을 포함하지 않는 소자

ⓑ) 종류 : Gated D - Latch, S-R Latch

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② - 2) 플립 플롭(Flip Flop)

ⓐ) 정의 : Clock을 포함하는 소자

ⓑ) 종류 : 에지 트리거 D 플립플롭, S-R Flip Flop, J-K Flip Flop, T Flip Flop

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대분류와, 소분류를 통해 순차 논리 회로에 대해서 알아보았습니다.

정리를 해보겠습니다.

<순차 논리 회로 필기 정리>

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2. S-R 래치(Latch)

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② - 1) logic circuit, symbol

논리회로와 symbol로 그려진 모습은 아래와 같습니다.

S-R Latch using logic circuit, using symbol

② - 2) 순서를 통해 timing도와 진리표 채우기

ⓐ)

현재의 값이 X(don't care)인 상태. 즉, 이전의 값이 저장이 안된 상황

위 그림에서 볼 수 있듯이, t = 0에서 부터 시작이 됩니다. 즉, 이전의 값이 저장이 되지 않은 상황이라고 볼 수 있습니다.

설명대로, 초기의 상태는 Q = Q' = X 이었기 때문에, 0초에 S, R에 각각 0과 0을 입력해주면 부울 대수식에 의해 Q+ = Q+' = X가 출력됨을 알 수 있습니다.

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ⓑ)

S, R에 0과 1을 입력할 때

ⓒ)

S, R에 1과 0을 입력할 때

ⓓ)

S, R에 1과 1을 입력할 때

그림들을 통해 확인해보면,

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○ S,R에 1과 0을 입력하게 되면 Q+ = 1

○ S,R에 0과 1을 입력하게 되면 Q+ = 0

이 됨을 확인할 수 있습니다.

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하지만, 여기서 궁금한 점이 존재하죠? 네, 바로 S,R 입력이 각각(0, 0) 혹은 (1, 1) 경우에는 어떻게 될까요?

ⓒ번 그림에서 예를 들어보겠습니다.

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S와 R에 각각 (0, 0)을 입력해 볼까요?

회로 내 메모리가 가지고 있는 현재 값 Q = 0, Q' = 1입니다. 이 때, 그림에서는 (1, 0)값을 입력했지만, 이번에는 (0, 0)값을 입력해 보겠습니다.

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되먹임을 통해 R = 0 과 Q' = 1 값이 NOR 연산이 되어 Q+ = 0 이 출력됩니다.

마찬가지로, 되먹임을 통해 S = 0과 Q+ = 0 값이 NOR 연산이 되어 Q+' = 1이 출력됩니다.

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★ 이를 통해 S와 R에 (0 , 0)이 입력되면 이전 값이 유지됨을 알 수 있습니다.

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반대로 S와 R에 각각 (1, 1)을 입력해 볼까요?

ⓓ 그림으로 돌아가 보겠습니다. (1, 1)을 입력해 주었을 때, Q = Q' = 0 이 출력 됩니다.

또, 입력 순서가 위와 같이 않고 다를 경우에는 Q = Q' = 1이 출력이 됩니다.

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★ 위에서 말씀 드렸듯이, S-R Latch는 아래와 같은 동작 규칙을 가져야 합니다.

S,R에 1과 0을 입력하게 되면 Q+ = 1

S,R에 0과 1을 입력하게 되면 Q+ = 0

하지만 (1, 1)을 입력했을 경우에는 Q+ = Q+' = 0 또는 1이 되는 상황으로, 동작 규칙에 어긋납니다.

우리는 이런 상황을 불능이라 규정하며, 회로는 더 이상 동작하지 않게 됩니다.

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위의 동작 과정이 너무 길다 생각되시면 아래 진리표를 보십시오.

따라서 t = 0부터 시작되는 진리표를 그려보게 되면,

진리표 (불능은 따로 적지 않았습니다)

이와 같이 나타낼 수 있으며, S-R에 (1, 1) 대입이 되기 전까지는

1. S , R = (0 , 0)이면 이전에 저장된 값이 유지되며 출력

2. S , R = (0, 1)이면 Q+ = 0

3. S , R = (1, 0)이면 Q+ = 1

위 과정이 반복되면서 출력이 될 것입니다.

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② - 3) Orcad를 통해 구현하기

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Pspice 캡쳐

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여기까지가, S-R Latch에 대한 설명이었습니다.

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다음번에는 Gated D - Latch에 대한 포스팅으로 돌아오겠습니다.